台积电工艺将从2024年开始落后？

来源：内容由半导体行业观察（ID：icbank）编译自「seekingalpha」，谢谢。

台积电目前被广泛视为半导体技术的领导者。但是，这并不是通过做任何值得注意的事情来实现的：台积电是从英特尔继承了这一位置，因为后者花了五年时间才推出了其首款10nm产品，而摩尔定律则要求两年的节奏。台积电什么也没做，只是继续遵守上述节奏。

确实，在今年年初的一篇文章中，我已经注意到台积电本身并没有特别快地发展，也落后于摩尔定律曲线：台积电正从5nm过渡（N5 ）到3nm（N3）的周期比通常的2.5年更长，而密度的增加也远少于摩尔定律所要求的2.0倍：例如，SRAM密度仅提高了1.2倍。为此，我认为，这将给英特尔一个追赶的机会，但是英特尔随后推迟了其7纳米制程。

最近，有关2nm的第一份报告已经到来。正如预期的那样，这将标志着台积电从FinFET晶体管过渡到全栅晶体管或GAAFET，FinFET晶体管由英特尔于2012年首次引入，然后于2015年由台积电采用。值得注意的是，台积电计划将回归两年更新制程的节奏，这意味着在使用FinFET十年后，2nm将于2025年初进入市场。

问题在于，台积电剩下的两个领先的竞争对手三星和英特尔都计划在台积电之前迁移到GAAFET。这意味着台积电到2024年可能会从第一跌到第三。

对于投资者来说，这意味着他们不应该认为台积电是追求摩尔定律的最后一家晶圆代工厂，因为竞争将加剧。

一些术语科普

我将GAAFET（全能栅极）用作其栅极围绕通道的所有四个侧面的晶体管的总称。FinFET围绕三个侧面，而平面仅一个侧面。

三星通常使用术语MCBFET（多通道桥）或纳米片。

三星将其与纳米线区分开来，顾名思义，纳米线在几何形状上更像是线而不是纸。

nanoribbon则主要由Intel使用，从英特尔研究的图片来看，这似乎与纳米片相似，但可能介于两者之间。

最后，节点名称：TSMC使用Nx，而Samsung和Intel继续使用xnm。

台积电：N5，N3，N2

众所周知，台积电已于2020年下半年迁移到N5，与N7相比，迁移速度为两年。但是，初步发现表明，虽然节奏与摩尔定律相当，但微缩率却没有。特别是，Apple A14仅实现了134MT的密度（每平方毫米1.33亿个晶体管）。与A13的90MT相比，这仅增长了49％。

相比之下，台积电声称N5的微缩率是1.8倍，这将带来标准密度170MT。但苹果实现的这种较低的收缩在很大程度上可以归因于SRAM（内存）的微缩率低得多——仅为1.3倍。

如导言所述，作为台积电的最后一个FinFET节点，台积电的N3将于2023年上半年遵循2.5年的节奏推出。虽然台积电本身称其为全节点微缩，但没有任何合理的分析可以真正描述它。逻辑密度缩放比例进一步降低至1.7倍，而SRAM仅提高1.2倍。模拟方面则几乎不会改变。

英特尔十年前的分析表明，SRAM和模拟芯片占Apple芯片的40％至50％，因此尽管有2.5年的节奏，但现实世界中的密度预计不会超过50％。

最新的信息涉及N2。据了解，该节点将移至GAAFET或MBCFET。台积电计划在2023年下半年开始风险生产。与N3相比，这意味着两年的节奏。

鉴于这种风险，生产滞后了大约12个月，并且考虑到批量生产落后于产品推出时间6个月（例如，N5风险生产于19年上半年开始，随后iPhone 12于18个月后推出），这意味着台积电的N2 GAA工艺将在2025年上半年进入市场。

英特尔：7纳米，5纳米

英特尔在2020年下半年推出了10nm技术，最近又推出了10nm SuperFin技术，英特尔声称，该技术在功耗和性能方面提供了与全节点跃迁相同的优势。（显然密度不高。）

英特尔在2020年7月宣布将其7nm的升级时间推迟6到12个月，这意味着批量供货时间将从2022年转移到2023年。虽然尚不知道7nm的规格，但英特尔之前曾表示它将是2.0倍或2.4倍收缩：在200-240MT时，它可能比TMSC N5密度高一点。它将仍然是FinFET晶体管。

然而，6月，英特尔首席技术官确认英特尔将“在未来五年内”过渡到GAAFET。可以满足这一承诺的唯一工艺节点是5nm。从表面上看，这意味着最坏的情况是，英特尔将在2025年推出GAAFET和5nm，与TSMC持平。英特尔也曾表示，5nm将缩小2倍。

问：您能否给我们提供将纳米带/纳米线工艺技术引入大批量生产的时间表？

答：这不是路线图讨论，所以我会在未来五年内含糊其词。

但是，英特尔的路线图比2025年更具侵略性。英特尔于2019年（在7nm延迟之前）宣布，它打算恢复到2年的节奏。直到2029年的路线图也证实了这一点。考虑到7nm应该在2021年第4季度进入市场，这意味着5nm也将在2023年第4季度推出，Murthy确认：

假设5nm现在也要推迟6到12个月（即使从原理上讲7nm的延迟不会对5nm的发展产生任何影响），这仍然意味着5nm将在2024年推出，比台积电提前一年。

有人可能会说英特尔可能无法实现其路线图，但是除非另外证明，否则本文将平等对待每个供应商的路线图。

英特尔与台积电

英特尔的10纳米制程的标准密度为100MT。虽然显然无法确定A14在Intel的10nm工艺上将有多大（及其实际密度），但在过去，Apple的SoC通常都很好地遵循了这一标准化的密度指标，这使A14的看似低了134MT。为此A14特别值得注意。

因此，假设A14在Intel的10nm工艺上将达到100MT，这表明在实际密度下，TSMC可能仅比Intel高1.35倍。与全节点的飞跃相比，这更类似于半节点的优势。

换句话说，英特尔可能并没有很多人想象的那样落后。反过来说，台积电也可能不如设想的那样领先。确实，英特尔可能缺乏密度，但它可能会在晶体管（和封装）技术的其他领域中得到弥补，英特尔在其SuperFin技术（以及Lakefield 3D堆栈）中强调了这一点。

同样，如果N3仅将密度提高50％，则只能实现比理论上的300MT更接近200MT的水平，后者又可能比5nm接近英特尔的7nm。

为了证实这一说法，英特尔和台积电都需要更多有关多个芯片的芯片尺寸和晶体管数的数据，但英特尔在2014年左右停止发布晶体管数：英特尔认为，由于其芯片在逻辑单元方面有很大不同，I / O和SRAM（请参见上图），与Apple晶体管数量的任何比较都具有误导性。换句话说，所有英特尔CPU的全芯片密度均明显低于标准密度。

三星方面的表现

三星目前正在加快其5纳米制程。与各种报道相反，三星今年已做出一些努力向媒体和投资者保证，其5nm工艺没有任何产量问题。

三星的5nm并不是一个新节点，而是基于其7nm平台直接衍生的产品。这样，它的密度改进将是不及台积电的N5，也不应高于英特尔的10nm。

但三星的3nm节点将标志着其下一步的发展，正如三星很久以前宣布的那样，这将标志着其业界领先的MCBFET的推出。该节点似乎有所延迟，因为它现在的目标是2022年的量产（之前是2021年末）。三星进一步声称，在新工艺上，晶体管密度缩小了0.65倍或0.55倍，这应该使其接近TSMC 5nm而不是3nm的密度。

不过，正如所讨论的那样，台积电的N3将更像是半节点收缩，因此三星可能密度稍差，它可能会在技术和上市时间上有所弥补，这与英特尔不同。

在这方面，三星早期推出的GAAFET与22nm的Intel FinFET类似，后者的密度可与台积电的平面28nm相提并论。虽然三星将不会拥有密度优势，但在市场上推出这项技术的领先地位仍然领先于TSMC三年，领先于Intel两年。无论如何，三星已经在2019年宣布它将计划在这十年内投资超过1000亿美元以赶上台积电。

总结

目前被视为市场领导者的台积电可能会在2024年或更早之前失去其工艺技术的领导地位。

英特尔在2012年推出了FinFET晶体管，该晶体管在同行业中比其他行业领先了几年（这是事物可以相对快速地发生变化的一个例子），但现在，这种晶体管已经耗尽。因此，必须用GAAFET代替它。尽管这种转变不会像FinFET最初的转变那样剧烈，但它是一个重大的转变。就像FinFET一样，它将标志着制程技术和芯片设计新时代的开始。

这意味着可能在FinFET期间跌落的供应商可能有机会追赶。确实，目前的数据表明，台积电将是最后一次实现这一转变的厂商，比英特尔落后了一年，三星落后了三年。

考虑到SRAM密度缩放的放慢和3D逻辑堆栈的引入以及其他一些未知因素，GAAFET的引入可能被视为工艺技术领先地位的（更可靠）指示，我之前已经指出过不仅仅是晶体管密度：Intel与台积电相比：工艺技术的领导地位远胜于晶体管密度。

过去，三星曾为Apple，Nvidia（NVDA）和Qualcomm（QCOM）等公司代工芯片。因此，三星差异化的GAAFET路线图很有可能会对晶圆代工市场产生实际影响，而英特尔继续从其10nm和7nm延迟中恢复过来，以寻求重新夺回工艺领先地位。